前　言第1 章　FPGA基础及电路设计 1　１. １　ＦＰＧＡ 基础及７ 系列ＦＰＧＡ 基本原理 １　　１. １. １　ＦＰＧＡ 概述 １　　１. １. ２　ＦＰＧＡ 基本逻辑结构 ２　　１. １. ３　７ 系列ＦＰＧＡ ＣＬＢ ４　　１. １. ４　７ 系列ＦＰＧＡ 的ＩＯＢ ８　　１. １. ５　７ 系列ＦＰＧＡ 及７ａ３５ｔｆｔｇ２５６￣１ 特性 ９　１. ２　ＦＰＧＡ 电路设计 １１　　１. ２. １　ＦＰＧＡ 的ＢＡＮＫ 电路 １１　　１. ２. ２　ＬＥＤ 驱动电路 １３　　１. ２. ３　拨码开关电路 １３　　１. ２. ４　按键电路 １４　　１. ２. ５　七段数码管驱动电路 １５　　１. ２. ６　ＶＧＡ 显示驱动电路 １７　　１. ２. ７　ＲＳ￣２３２ 驱动电路 １９　　１. ２. ８　配置电路 ２０　　１. ２. ９　ＸＡＤＣ 接口和扩展接口 ２２　习题 ２４第2 章　Verilog HDL 语言与Vivado 25　２. １　Ｖｅｒｉｌｏｇ ＨＤＬ 基本结构 ２５　　２. １. １　一个简单的组合逻辑实例 ２５　　２. １. ２　一个简单的时序逻辑实例 ２７　　２. １. ３　Ｖｅｒｉｌｏｇ ＨＤＬ 结构要求 ２８　２. ２　数据类型及变量、常量 ２９　　２. ２. １　逻辑值和常量 ３０　　２. ２. ２　线网型变量ｗｉｒｅ ３０　　２. ２. ３　寄存器类型ｒｅｇ ３１　　２. ２. ４　符号常量 ３２　　２. ２. ５　存储器型变量 ３２　２. ３　运算符 ３３　　２. ３. １　算术运算符 ３３　　２. ３. ２　逻辑运算符 ３３　　２. ３. ３　按位运算符 ３４　　２. ３. ４　关系运算符 ３４　　２. ３. ５　等式运算符 ３５　　２. ３. ６　缩减运算符 ３５　　２. ３. ７　移位运算符 ３５　　２. ３. ８　条件运算符和拼接运算符 ３６　　２. ３. ９　运算符的优先级 ３７　２. ４　语句 ３７　　２. ４. １　赋值语句、结构说明语句、阻塞与非阻塞 ３８　　２. ４. ２　条件语句 ４１　　２. ４. ３　循环语句 ４３　２. ５　Ｖｉｖａｄｏ 初步 ４６　　２. ５. １　Ｖｉｖａｄｏ 获取和安装 ４７　　２. ５. ２　Ｖｉｖａｄｏ 主界面 ４７　习题 ５０第3 章　组合逻辑电路与Vivado 进阶 51　３. １　我的第一个工程———多数表决器 ５１　　３. １. １　多数表决器的分析和逻辑实现 ５１　　３. １. ２　多数表决器的工程创建 ５２　　３. １. ３　多数表决器的Ｖｅｒｉｌｏｇ ＨＤＬ 源文件创建 ５６　　３. １. ４　多数表决器的Ｖｅｒｉｌｏｇ ＨＤＬ 代码实现及ＲＴＬ 分析 ５８　　３. １. ５　综合 ５９　　３. １. ６　约束 ６０　　３. １. ７　实现 ６２　　３. １. ８　仿真 ６３　　３. １. ９　编程和调试 ６５　３. ２　３￣８ 译码器设计和ＩＰ 核 ７０　　３. ２. １　译码器的实现 ７０　　３. ２. ２　译码器ＩＰ 核生成 ７５　３. ３　调用ＩＰ 核实现多数表决器 ７８　　３. ３. １　使用７４ｘ１３８ 实现多数表决器的设计 ７８　　３. ３. ２　构建新工程并调用ＩＰ 核 ７８　习题 ８３目　　录Ⅶ　第4 章　时序逻辑电路FPGA实现 84　４. １　时钟同步状态机的设计 ８４　　４. １. １　时钟同步状态机及其设计流程 ８４　　４. １. ２　时钟同步状态机设计方法构建序列发生器 ８６　　４. １. ３　状态图直接描述法实现序列发生器 ９０　４. ２　同步计数器７４ｘ１６３ 的实现 ９４　４. ３　移位寄存器的实现和应用 ９７　　４. ３. １　７４ｘ１９４ 的实现 ９７　　４. ３. ２　使用７４ｘ１９４ＩＰ 核实现１１００１ 序列发生器 １００　习题 １０４第5 章　FPGA基本实践 105　５. １　流水灯实践 １０５　　５. １. １　流水灯的关键设计 １０５　　５. １. ２　流水灯工程的Ｖｉｖａｄｏ 实现 １０６　５. ２　数码管动态显示实践 １１１　　５. ２. １　数码管动态显示原理分析 １１１　　５. ２. ２　数码管动态显示设计 １１２　　５. ２. ３　数码管动态显示工程的Ｖｉｖａｄｏ 实现 １１３　　５. ２. ４　数码管动态显示ＩＰ 核设计与实现 １１７　　５. ２. ５　调用ＩＰ 核实现动态显示 １２０　５. ３　ＶＧＡ 显示的实现 １２３　　５. ３. １　ＶＧＡ 显示基本原理 １２３　　５. ３. ２　ＶＧＡ 显示设计与实现 １２５　习题 １３２第6 章　FPGA综合实践 133　６. １　电子秒表的设计与实现 １３３　　６. １. １　按键消抖 １３３　　６. １. ２　秒表综合设计 １３６　６. ２　ＵＡＲＴ 串行接口设计及通信实现 １４２　　６. ２. １　异步串行接口原理分析 １４２　　６. ２. ２　波特率及其他时钟信号发生模块设计 １４３　　６. ２. ３　串行发送程序设计 １４５　　６. ２. ４　串行接收程序设计 １４８　　６. ２. ５　串行通信顶层程序设计 １５２　　６. ２. ６　串行通信功能测试 １５３　习题 １５５Ⅷ　Ｘｉｌｉｎｘ ＦＰＧＡ 原理与实践———基于Ｖｉｖａｄｏ 和Ｖｅｒｉｌｏｇ ＨＤＬ第7 章　FPGA 进阶——XADC、BRAM原理及电压表、示波器设计 156　７. １　ＸＡＤＣ 基本结构及寄存器 １５６　　７. １. １　ＸＡＤＣ 逻辑结构 １５６　　７. １. ２　ＸＡＤＣ 对外连接说明 １５６　　７. １. ３　ＸＡＤＣ 端口 １５９　　７. １. ４　ＸＡＤＣ 状态寄存器和控制寄存器 １６０　　７. １. ５　操作模式 １６６　　７. １. ６　ＸＡＤＣ 操作时序 １６７　７. ２　应用ＸＡＤＣ 实现多路电压采集及显示 １６８　　７. ２. １　生成ＸＡＤＣ ＩＰ 核实例 １６８　　７. ２. ２　使用ＸＡＤＣ ＩＰ 核实现ＸＡＤＣ 序列模式访问模块 １７１　　７. ２. ３　Ａ/ Ｄ 序列采集和显示实现 １７５　　７. ２. ４　序列采集及显示测试 １７９　７. ３　应用ＸＡＤＣ 及ＢＲＡＭ 实现多通道示波器 １８１　　７. ３. １　块存储器ＢＲＡＭ 原理 １８１　　７. ３. ２　块内存生成ＩＰ 的使用和仿真验证 １８６　　７. ３. ３　多通道示波器的设计思路 １９２　　７. ３. ４　显示内存设计及其访问模块构建及仿真 １９３　　７. ３. ５　波形发生器模块设计及仿真 １９６　　７. ３. ６　ＶＧＡ 显示驱动模块设计及仿真 ２０２　　７. ３. ７　加入逻辑分析仪模块及顶层模块实现 ２０６　　７. ３. ８　功能测试 ２０９　习题 ２０９附录 211　附录Ａ　ｘｃ７ａ３５ｔｆｔｇ２５６￣１ 引脚说明 ２１１　附录Ｂ　口袋实验板资源 ２１８　附录Ｃ　实验或课程设计教学安排 ２２９　附录Ｄ　分章节代码汇总 ２３０　附录Ｅ　Ａ 型实验板参考约束文件 ２３２参考文献 236