EDA技术实用教程——Verilog HDL版（第六版）
￥56.00定价
作者： 潘松，黄继业
出版时间：2018-09
出版社：科学出版社
获奖信息：“十二五”普通高等教育本科国家级规划教材
试读- 科学出版社
- 9787030585592
- 6版
- 290142
- 48242337-3
- 16开
- 2018-09
- 364
- 工学
- 电子科学与技术
- 电子信息类、计算机类
- 本科
内容简介
本书根据课堂教学和实验操作的要求，以提高实际工程设计能力为目的，深入浅出地对EDA技术、Ve
ilog HDL硬件描述语言、FPGA开发应用及相关知识做了系统和完整的介绍，使读者通过本书的学习并完成推荐的实验，能初步了解和掌握EDA的基本内容及实用技术。
本书包括EDA的基本知识、常用EDA工具的使用方法和目标器件的结构原理、以向导形式和实例为主的方法介绍的多种不同的设计输入方法、对Ve
ilog的设计优化以及基于EDA技术的典型设计项目。各章都安排了习题或针对性较强的实验与设计。书中列举的大部分Ve
ilog设计实例和实验示例实现的EDA工具平台是Qua
tus II 13.1
16.1，硬件平台是Cyclone 4E
LP系列FPGA，并在EDA实验系统上通过了硬件测试。
本书可作为高等院校电子工程、通信、工业自动化、计算机应用技术、电子对抗、仪器仪表、数字信号或图像处理等学科的本科生或研究生的电子设计、EDA技术课程和Ve
ilog HDL硬件描述语言的教材及实验指导书，同时也可作为相关专业技术人员的自学参考书。
ilog HDL硬件描述语言、FPGA开发应用及相关知识做了系统和完整的介绍，使读者通过本书的学习并完成推荐的实验，能初步了解和掌握EDA的基本内容及实用技术。
本书包括EDA的基本知识、常用EDA工具的使用方法和目标器件的结构原理、以向导形式和实例为主的方法介绍的多种不同的设计输入方法、对Ve
ilog的设计优化以及基于EDA技术的典型设计项目。各章都安排了习题或针对性较强的实验与设计。书中列举的大部分Ve
ilog设计实例和实验示例实现的EDA工具平台是Qua
tus II 13.1
16.1，硬件平台是Cyclone 4E
LP系列FPGA，并在EDA实验系统上通过了硬件测试。
本书可作为高等院校电子工程、通信、工业自动化、计算机应用技术、电子对抗、仪器仪表、数字信号或图像处理等学科的本科生或研究生的电子设计、EDA技术课程和Ve
ilog HDL硬件描述语言的教材及实验指导书，同时也可作为相关专业技术人员的自学参考书。
目录
第1章 EDA技术概述 1
1.1 EDA技术及其发展 1
1.2 EDA技术实现目标 3
1.3 硬件描述语言 4
1.4 HDL综合 6
1.5 自顶向下的设计技术 8
1.6 EDA技术的优势 10
1.7 EDA设计流程 11
1.7.1 设计输入（原理图
HDL文本编辑） 12
1.7.2 综合 13
1.7.3 适配 13
1.7.4 时序仿真与功能仿真、静态时序分析 13
1.7.5 编程下载 14
1.7.6 硬件测试 14
1.8 ASIC及其设计流程 15
1.8.1 ASIC设计简介 15
1.8.2 ASIC设计一般流程简述 17
1.9 常用EDA工具 18
1.9.1 设计输入编辑器 18
1.9.2 HDL综合器 19
1.9.3 仿真器与时序分析器 20
1.9.4 适配器 21
1.9.5 下载器 21
1.10 Qua
tus 概述 21
1.11 IP核 22
1.12 EDA技术发展趋势管窥 24
习题 26
第2章 FPGA与CPLD的结构原理 27
2.1 PLD概述 27
2.1.1 PLD的发展历程 27
2.1.2 PLD分类 28
2.2 简单PLD结构原理 29
2.2.1 逻辑元件符号表示 29
2.2.2 P
OM结构原理 30
2.2.3 PLA结构原理 32
2.2.4 PAL结构原理 32
2.2.5 GAL结构原理 34
2.3 CPLD的结构原理 36
2.4 FPGA的结构原理 39
2.4.1 查找表逻辑结构 39
2.4.2 Cyclone 4E
10LP系列器件的结构 39
2.4.3 Cyclone 10GX系列器件的结构 44
2.4.4 内嵌Flash的FPGA器件 44
2.5 硬件测试 44
2.5.1 内部逻辑测试 44
2.5.2 JTAG边界扫描 45
2.6 PLD产品概述 46
2.6.1 Intel（原Alte
a）公司的PLD器件 46
2.6.2 Lattice公司的PLD器件 49
2.6.3 Xilinx公司的PLD器件 49
2.6.4 Mic
oChip（原Mic
oSemi）公司的PLD器件 50
2.6.5 Intel公司的FPGA配置方式与配置器件 50
2.6.6 国产FPGA器件 50
2.7 CPLD
FPGA的编程与配置 51
2.7.1 CPLD在系统编程 52
2.7.2 FPGA配置方式 52
2.7.3 FPGA专用配置器件 53
2.7.4 使用单片机配置FPGA 54
习题 55
第3章 组合电路的Ve
ilog设计 56
3.1 半加器电路的Ve
ilog描述 56
3.2 多路选择器的Ve
ilog描述 61
3.2.1 4选1多路选择器及case语句表述方式 61
3.2.2 4选1多路选择器及assign语句表述方式 66
3.2.3 4选1多路选择器及条件赋值语句表述方式 68
3.2.4 4选1多路选择器及条件语句表述方式 69
3.3 Ve
ilog加法器设计 71
3.3.1 全加器设计及例化语句应用 71
3.3.2 8位加法器设计及算术操作符应用 74
3.3.3 算术运算操作符 75
3.3.4
CD码加法器设计 76
3.4 组合逻辑乘法器设计 77
3.4.1 参数定义关键词pa
amete
和localpa
am 77
3.4.2 整数型寄存器类型定义 78
3.4.3 fo
语句用法 79
3.4.4 移位操作符及其用法 79
3.4.5 两则乘法器设计示例 80
3.4.6
epeat语句用法 80
3.4.7 while语句用法 81
3.4.8 pa
amete
的参数传递功能 82
3.5
TL概念 84
习题 85
第4章 时序仿真与硬件实现 87
4.1 Ve
ilog程序输入和编译 87
4.1.1 编辑和输入设计文件 87
4.1.2 创建工程 88
4.1.3 全程编译前约束项目设置 90
4.1.4 全程综合与编译 91
4.1.5
TL图观察器应用 92
4.2 仿真测试 93
4.3 引脚锁定与硬件测试 95
4.3.1 引脚锁定 95
4.3.2 编译文件下载 97
4.3.3 JTAG间接编程模式 98
4.3.4 US
-
laste
驱动程序安装方法 99
4.4 电路原理图设计流程 100
4.5 HDL版本设置及Analysis Synthesis功能 102
4.6 利用属性表述实现引脚锁定 103
4.7 keep属性应用 104
4.8 SignalP
o
e使用方法 105
习题 107
实验与设计 108
4-1 多路选择器设计实验 108
4-2 8位加法器设计实验 108
4-3 8位硬件乘法器设计实验 108
4-4 十六进制7段数码显示译码器设计 109
第5章 时序电路的Ve
ilog设计 111
5.1 基本时序元件的Ve
ilog表述 111
5.1.1 基本D触发器 111
5.1.2 含异步复位和时钟使能的D触发器 112
5.1.3 含同步复位控制的D触发器 113
5.1.4 基本锁存器 114
5.1.5 含清0控制的锁存器 115
5.1.6 异步时序电路的Ve
ilog表述特点 116
5.1.7 时钟过程表述的特点和规律 117
5.2 二进制计数器的Ve
ilog表述 118
5.2.1 简单加法计数器 118
5.2.2 实用加法计数器设计 120
5.3 移位寄存器的Ve
ilog表述与设计 121
5.3.1 含同步预置功能的移位寄存器设计 121
5.3.2 使用移位操作符设计移位寄存器 122
5.4 自动预置型计数器设计 123
5.4.1 同步加载计数器 123
5.4.2 异步加载计数器 124
5.4.3 异步清0加载计数器 125
5.4.4 同步清0加载计数器 126
5.5 时序电路硬件设计与仿真示例 126
5.5.1 编辑电路、创建工程和仿真测试 127
5.5.2 FPGA硬件测试 127
5.6 SignalTap II的使用方法 128
5.7 编辑SignalTap II的触发信号 133
习题 133
实验与设计 134
5-1 计数器设计实验 134
5-2 数码扫描显示电路设计 135
5-3 高速硬件除法器设计 136
5-4 不同类型的移位寄存器设计 136
5-5 模可控计数器设计 136
5-6 移位相加型8位硬件乘法器设计 137
5-7 半整数与奇数分频器设计 138
5-8 基于Ve
ilog代码的频率计设计 140
5-9 VGA彩条信号显示控制电路设计 141
第6章 宏功能模块应用及相关语法 145
6.1 计数器LPM模块调用示例 145
6.1.1 计数器模块文本的调用 145
6.1.2 LPM计数器代码与参数传递语句应用 146
6.1.3 创建工程与仿真测试 148
6.2 利用属性控制乘法器的构建 149
6.3 LPM 随机存储器的设置和调用 150
6.3.1 存储器初始化文件 150
6.3.2 LPM_
AM的设置和调用 152
6.3.3 仿真测试
AM宏模块 154
6.3.4 存储器的Ve
ilog代码描述 154
6.3.5 存储器设计的结构控制 157
6.4 LPM_
OM的定制和使用示例 158
6.4.1 简易正弦信号发生器设计 159
6.4.2 正弦信号发生器硬件实现和测试 160
6.5 在系统存储器数据读写编辑器应用 161
6.6 LPM嵌入式锁相环调用 163
6.6.1 建立嵌入式锁相环元件 163
6.6.2 测试锁相环 165
6.7 In-System Sou
ces and P
o
es Edito
使用方法 166
6.8 NCO核数控振荡器使用方法 168
6.9 FI
核使用方法 171
6.10 DDS实现原理与应用 172
6.10.1 DDS原理 172
6.10.2 DDS信号发生器设计示例 174
习题 175
实验与设计 176
6-1 查表式硬件运算器设计 176
6-2 正弦信号发生器设计 176
6-3 DDS正弦信号发生器设计 177
6-4 简易数据采集系统设计 177
6-5 移相信号发生器设计 178
6-6 16位×16位高速硬件乘法器设计 178
6-7 乐曲硬件演奏电路设计 179
第7章 MCU与FPGA片上系统开发 184
7.1 FPGA扩展MCU开发技术 184
7.1.1 FPGA扩展方案及其系统设计技术 185
7.1.2 基于单片机IP软核的SOC设计方案 188
7.2 基于单片机核的FPGA片上系统设计 190
实验与设计 194
7-1 脉宽
占空比
等精度频率多功能测试仪设计 194
第8章 Ve
ilog HDL深入 199
8.1 过程中的两类赋值语句 199
8.1.1 未指定延时的阻塞式赋值语句 199
8.1.2 指定了延时的阻塞式赋值 200
8.1.3 未指定延时的非阻塞式赋值 201
8.1.4 指定了延时的非阻塞式赋值 202
8.1.5 深入认识阻塞与非阻塞式赋值的特点 203
8.1.6 不同的赋初值方式导致不同综合结果的示例 205
8.2 过程语句归纳 207
8.2.1 过程语句应用总结 207
8.2.2 深入认识不完整条件语句与时序电路的关系 208
8.3 if语句归纳 210
8.3.1 if语句的一般表述形式 210
8.3.2 关注if语句中的条件指示 212
8.4 三态与双向端口设计 213
8.4.1 三态控制电路设计 213
8.4.2 双向端口设计 214
8.4.3 三态总线控制电路设计 216
8.5 Ve
ilog系统设计优化 218
8.5.1 资源共享 218
8.5.2 逻辑优化 219
8.5.3 串行化 220
8.5.4 流水线设计 221
8.5.5 乒乓操作法 223
8.5.6 寄存器配平法 224
8.5.7 关键路径法 224
习题 225
实验与设计 226
8-1 4×4阵列键盘键信号检测电路设计 226
8-2 直流电机综合测控系统设计 228
8-3 采用流水线技术设计高速数字相关器 229
8-4 线性反馈移位寄存器设计 230
8-5 基于UA
T串口控制的模型电子琴设计 230
8-6 PS2键盘控制模型电子琴电路设计 232
第9章 Ve
ilog Test
ench仿真与时序分析 236
9.1 Ve
ilog HDL仿真流程 237
9.2 Ve
ilog HDL Test
ench仿真 239
9.3 HDL仿真实例 241
9.4 Ve
ilog系统任务和系统函数 245
9.4.1 系统任务和系统函数 245
9.4.2 预编译语句 251
9.5 延时模型 252
9.5.1 #延时和门延时 252
9.5.2 延时说明块 253
9.6 其他仿真语句 253
9.6.1 fo
k_join块语句 254
9.6.2 wait语句 255
9.6.3 fo
ce语句和
elease语句 255
9.6.4 deassign语句 256
9.7 仿真激励信号的产生 256
9.8 Ve
ilog数字系统仿真 257
习题 258
实验与设计 259
9-1 在ModelSim上对计数器的Test
ench进行仿真 259
9-2 在ModelSim上进行16位累加器设计仿真 259
第10章 Ve
ilog状态机设计技术 260
10.1 Ve
ilog状态机的一般形式 260
10.1.1 状态机的特点与优势 260
10.1.2 状态机的一般结构 261
10.1.3 初始控制与表述 265
10.2 Moo
e型状态机及其设计 266
10.2.1 多过程结构状态机 266
10.2.2 序列检测器及其状态机设计 270
10.3 Mealy型状态机设计 271
10.4 不同编码类型状态机 274
10.4.1 直接输出型编码 275
10.4.2 用宏定义语句定义状态编码 276
10.4.3 宏定义命令语句 278
10.4.4 顺序编码 278
10.4.5 一位热码编码 279
10.4.6 状态编码设置 279
10.5 异步有限状态机设计 281
10.6 安全状态机设计 283
10.6.1 状态导引法 284
10.6.2 状态编码监测法 285
10.6.3 借助EDA工具自动生成安全状态机 285
10.7 硬件数字技术排除毛刺 285
10.7.1 延时方式去毛刺 286
10.7.2 逻辑方式去毛刺 287
10.7.3 定时方式去毛刺 288
习题 289
实验与设计 290
10-1 序列检测器设计 290
10-2 ADC采样控制电路设计 290
10-3 数据采集模块设计 291
10-4 五功能智能逻辑笔设计 294
10-5 通用异步收发器UA
T设计 295
10-6 硬件消抖动电路设计 297
第11章 16位CPU创新设计 298
11.1 KX9016的结构与特色 298
11.2 KX9016基本硬件系统设计 301
11.2.1 单步节拍发生模块 301
11.2.2 ALU模块 301
11.2.3 比较器模块 302
11.2.4 基本寄存器与寄存器阵列组 303
11.2.5 移位器模块 305
11.2.6 程序与数据存储器模块 306
11.3 KX9016v1指令系统设计 306
11.3.1 指令格式 307
11.3.2 指令操作码 308
11.3.3 软件程序设计实例 309
11.3.4 KX9016v1控制器设计 310
11.3.5 指令设计实例详解 314
11.4 KX9016的时序仿真与硬件测试 315
11.4.1 仿真与指令执行波形时序分析 316
11.4.2 CPU工作情况的硬件测试 318
11.5 KX9016应用程序设计实例和系统优化 320
11.5.1 乘法算法及其硬件实现 320
11.5.2 除法算法及其硬件实现 321
11.5.3 KX9016v1的硬件系统优化 322
习题 324
实验与设计 324
11-1 16位CPU验证性设计综合实验 324
11-2 新指令设计及程序测试实验 324
11-3 16位CPU的优化设计与创新 326
11-4 CPU创新设计竞赛 327
第12章 Ve
ilog知识拾遗 328
12.1 Ve
ilog文字规则 328
12.2 数据类型 330
12.2.1 net网线类型 330
12.2.2
egiste
寄存器类型 331
12.2.3 存储器类型 331
12.3 操作符 331
12.4 常用语句补充 332
12.4.1 initial过程语句使用示例 332
12.4.2 fo
eve
循环语句 333
12.4.3 编译指示语句 333
12.4.4 任务和函数语句 335
12.5 库元件和UDP用法介绍 338
12.5.1 Ve
ilog原语库元件与用法 338
12.5.2 用户自定义原语UDP及用法示例 339
12.5.3 利用UDP元件设计多路选择器 340
12.5.4 用UDP表述D触发器 341
12.6 其他仿真语句 342
12.6.1 fo
k_ join块语句 342
12.6.2 wait语句 343
12.6.3 fo
ce语句和
elease语句 343
12.6.4 deassign语句 344
习题 344
实验与设计 344
12-1 SPWM脉宽调制控制系统设计 344
12-2 数字彩色液晶显示控制电路设计 347
12-3 串行ADC
DAC控制电路设计 347
12-4 AM幅度调制信号发生器设计 347
12-5 VGA简单图像显示控制模块设计 348
附录 EDA开发系统及相关软硬件 350
参考文献 364
1.1 EDA技术及其发展 1
1.2 EDA技术实现目标 3
1.3 硬件描述语言 4
1.4 HDL综合 6
1.5 自顶向下的设计技术 8
1.6 EDA技术的优势 10
1.7 EDA设计流程 11
1.7.1 设计输入（原理图
HDL文本编辑） 12
1.7.2 综合 13
1.7.3 适配 13
1.7.4 时序仿真与功能仿真、静态时序分析 13
1.7.5 编程下载 14
1.7.6 硬件测试 14
1.8 ASIC及其设计流程 15
1.8.1 ASIC设计简介 15
1.8.2 ASIC设计一般流程简述 17
1.9 常用EDA工具 18
1.9.1 设计输入编辑器 18
1.9.2 HDL综合器 19
1.9.3 仿真器与时序分析器 20
1.9.4 适配器 21
1.9.5 下载器 21
1.10 Qua
tus 概述 21
1.11 IP核 22
1.12 EDA技术发展趋势管窥 24
习题 26
第2章 FPGA与CPLD的结构原理 27
2.1 PLD概述 27
2.1.1 PLD的发展历程 27
2.1.2 PLD分类 28
2.2 简单PLD结构原理 29
2.2.1 逻辑元件符号表示 29
2.2.2 P
OM结构原理 30
2.2.3 PLA结构原理 32
2.2.4 PAL结构原理 32
2.2.5 GAL结构原理 34
2.3 CPLD的结构原理 36
2.4 FPGA的结构原理 39
2.4.1 查找表逻辑结构 39
2.4.2 Cyclone 4E
10LP系列器件的结构 39
2.4.3 Cyclone 10GX系列器件的结构 44
2.4.4 内嵌Flash的FPGA器件 44
2.5 硬件测试 44
2.5.1 内部逻辑测试 44
2.5.2 JTAG边界扫描 45
2.6 PLD产品概述 46
2.6.1 Intel（原Alte
a）公司的PLD器件 46
2.6.2 Lattice公司的PLD器件 49
2.6.3 Xilinx公司的PLD器件 49
2.6.4 Mic
oChip（原Mic
oSemi）公司的PLD器件 50
2.6.5 Intel公司的FPGA配置方式与配置器件 50
2.6.6 国产FPGA器件 50
2.7 CPLD
FPGA的编程与配置 51
2.7.1 CPLD在系统编程 52
2.7.2 FPGA配置方式 52
2.7.3 FPGA专用配置器件 53
2.7.4 使用单片机配置FPGA 54
习题 55
第3章 组合电路的Ve
ilog设计 56
3.1 半加器电路的Ve
ilog描述 56
3.2 多路选择器的Ve
ilog描述 61
3.2.1 4选1多路选择器及case语句表述方式 61
3.2.2 4选1多路选择器及assign语句表述方式 66
3.2.3 4选1多路选择器及条件赋值语句表述方式 68
3.2.4 4选1多路选择器及条件语句表述方式 69
3.3 Ve
ilog加法器设计 71
3.3.1 全加器设计及例化语句应用 71
3.3.2 8位加法器设计及算术操作符应用 74
3.3.3 算术运算操作符 75
3.3.4
CD码加法器设计 76
3.4 组合逻辑乘法器设计 77
3.4.1 参数定义关键词pa
amete
和localpa
am 77
3.4.2 整数型寄存器类型定义 78
3.4.3 fo
语句用法 79
3.4.4 移位操作符及其用法 79
3.4.5 两则乘法器设计示例 80
3.4.6
epeat语句用法 80
3.4.7 while语句用法 81
3.4.8 pa
amete
的参数传递功能 82
3.5
TL概念 84
习题 85
第4章 时序仿真与硬件实现 87
4.1 Ve
ilog程序输入和编译 87
4.1.1 编辑和输入设计文件 87
4.1.2 创建工程 88
4.1.3 全程编译前约束项目设置 90
4.1.4 全程综合与编译 91
4.1.5
TL图观察器应用 92
4.2 仿真测试 93
4.3 引脚锁定与硬件测试 95
4.3.1 引脚锁定 95
4.3.2 编译文件下载 97
4.3.3 JTAG间接编程模式 98
4.3.4 US
-
laste
驱动程序安装方法 99
4.4 电路原理图设计流程 100
4.5 HDL版本设置及Analysis Synthesis功能 102
4.6 利用属性表述实现引脚锁定 103
4.7 keep属性应用 104
4.8 SignalP
o
e使用方法 105
习题 107
实验与设计 108
4-1 多路选择器设计实验 108
4-2 8位加法器设计实验 108
4-3 8位硬件乘法器设计实验 108
4-4 十六进制7段数码显示译码器设计 109
第5章 时序电路的Ve
ilog设计 111
5.1 基本时序元件的Ve
ilog表述 111
5.1.1 基本D触发器 111
5.1.2 含异步复位和时钟使能的D触发器 112
5.1.3 含同步复位控制的D触发器 113
5.1.4 基本锁存器 114
5.1.5 含清0控制的锁存器 115
5.1.6 异步时序电路的Ve
ilog表述特点 116
5.1.7 时钟过程表述的特点和规律 117
5.2 二进制计数器的Ve
ilog表述 118
5.2.1 简单加法计数器 118
5.2.2 实用加法计数器设计 120
5.3 移位寄存器的Ve
ilog表述与设计 121
5.3.1 含同步预置功能的移位寄存器设计 121
5.3.2 使用移位操作符设计移位寄存器 122
5.4 自动预置型计数器设计 123
5.4.1 同步加载计数器 123
5.4.2 异步加载计数器 124
5.4.3 异步清0加载计数器 125
5.4.4 同步清0加载计数器 126
5.5 时序电路硬件设计与仿真示例 126
5.5.1 编辑电路、创建工程和仿真测试 127
5.5.2 FPGA硬件测试 127
5.6 SignalTap II的使用方法 128
5.7 编辑SignalTap II的触发信号 133
习题 133
实验与设计 134
5-1 计数器设计实验 134
5-2 数码扫描显示电路设计 135
5-3 高速硬件除法器设计 136
5-4 不同类型的移位寄存器设计 136
5-5 模可控计数器设计 136
5-6 移位相加型8位硬件乘法器设计 137
5-7 半整数与奇数分频器设计 138
5-8 基于Ve
ilog代码的频率计设计 140
5-9 VGA彩条信号显示控制电路设计 141
第6章 宏功能模块应用及相关语法 145
6.1 计数器LPM模块调用示例 145
6.1.1 计数器模块文本的调用 145
6.1.2 LPM计数器代码与参数传递语句应用 146
6.1.3 创建工程与仿真测试 148
6.2 利用属性控制乘法器的构建 149
6.3 LPM 随机存储器的设置和调用 150
6.3.1 存储器初始化文件 150
6.3.2 LPM_
AM的设置和调用 152
6.3.3 仿真测试
AM宏模块 154
6.3.4 存储器的Ve
ilog代码描述 154
6.3.5 存储器设计的结构控制 157
6.4 LPM_
OM的定制和使用示例 158
6.4.1 简易正弦信号发生器设计 159
6.4.2 正弦信号发生器硬件实现和测试 160
6.5 在系统存储器数据读写编辑器应用 161
6.6 LPM嵌入式锁相环调用 163
6.6.1 建立嵌入式锁相环元件 163
6.6.2 测试锁相环 165
6.7 In-System Sou
ces and P
o
es Edito
使用方法 166
6.8 NCO核数控振荡器使用方法 168
6.9 FI
核使用方法 171
6.10 DDS实现原理与应用 172
6.10.1 DDS原理 172
6.10.2 DDS信号发生器设计示例 174
习题 175
实验与设计 176
6-1 查表式硬件运算器设计 176
6-2 正弦信号发生器设计 176
6-3 DDS正弦信号发生器设计 177
6-4 简易数据采集系统设计 177
6-5 移相信号发生器设计 178
6-6 16位×16位高速硬件乘法器设计 178
6-7 乐曲硬件演奏电路设计 179
第7章 MCU与FPGA片上系统开发 184
7.1 FPGA扩展MCU开发技术 184
7.1.1 FPGA扩展方案及其系统设计技术 185
7.1.2 基于单片机IP软核的SOC设计方案 188
7.2 基于单片机核的FPGA片上系统设计 190
实验与设计 194
7-1 脉宽
占空比
等精度频率多功能测试仪设计 194
第8章 Ve
ilog HDL深入 199
8.1 过程中的两类赋值语句 199
8.1.1 未指定延时的阻塞式赋值语句 199
8.1.2 指定了延时的阻塞式赋值 200
8.1.3 未指定延时的非阻塞式赋值 201
8.1.4 指定了延时的非阻塞式赋值 202
8.1.5 深入认识阻塞与非阻塞式赋值的特点 203
8.1.6 不同的赋初值方式导致不同综合结果的示例 205
8.2 过程语句归纳 207
8.2.1 过程语句应用总结 207
8.2.2 深入认识不完整条件语句与时序电路的关系 208
8.3 if语句归纳 210
8.3.1 if语句的一般表述形式 210
8.3.2 关注if语句中的条件指示 212
8.4 三态与双向端口设计 213
8.4.1 三态控制电路设计 213
8.4.2 双向端口设计 214
8.4.3 三态总线控制电路设计 216
8.5 Ve
ilog系统设计优化 218
8.5.1 资源共享 218
8.5.2 逻辑优化 219
8.5.3 串行化 220
8.5.4 流水线设计 221
8.5.5 乒乓操作法 223
8.5.6 寄存器配平法 224
8.5.7 关键路径法 224
习题 225
实验与设计 226
8-1 4×4阵列键盘键信号检测电路设计 226
8-2 直流电机综合测控系统设计 228
8-3 采用流水线技术设计高速数字相关器 229
8-4 线性反馈移位寄存器设计 230
8-5 基于UA
T串口控制的模型电子琴设计 230
8-6 PS2键盘控制模型电子琴电路设计 232
第9章 Ve
ilog Test
ench仿真与时序分析 236
9.1 Ve
ilog HDL仿真流程 237
9.2 Ve
ilog HDL Test
ench仿真 239
9.3 HDL仿真实例 241
9.4 Ve
ilog系统任务和系统函数 245
9.4.1 系统任务和系统函数 245
9.4.2 预编译语句 251
9.5 延时模型 252
9.5.1 #延时和门延时 252
9.5.2 延时说明块 253
9.6 其他仿真语句 253
9.6.1 fo
k_join块语句 254
9.6.2 wait语句 255
9.6.3 fo
ce语句和
elease语句 255
9.6.4 deassign语句 256
9.7 仿真激励信号的产生 256
9.8 Ve
ilog数字系统仿真 257
习题 258
实验与设计 259
9-1 在ModelSim上对计数器的Test
ench进行仿真 259
9-2 在ModelSim上进行16位累加器设计仿真 259
第10章 Ve
ilog状态机设计技术 260
10.1 Ve
ilog状态机的一般形式 260
10.1.1 状态机的特点与优势 260
10.1.2 状态机的一般结构 261
10.1.3 初始控制与表述 265
10.2 Moo
e型状态机及其设计 266
10.2.1 多过程结构状态机 266
10.2.2 序列检测器及其状态机设计 270
10.3 Mealy型状态机设计 271
10.4 不同编码类型状态机 274
10.4.1 直接输出型编码 275
10.4.2 用宏定义语句定义状态编码 276
10.4.3 宏定义命令语句 278
10.4.4 顺序编码 278
10.4.5 一位热码编码 279
10.4.6 状态编码设置 279
10.5 异步有限状态机设计 281
10.6 安全状态机设计 283
10.6.1 状态导引法 284
10.6.2 状态编码监测法 285
10.6.3 借助EDA工具自动生成安全状态机 285
10.7 硬件数字技术排除毛刺 285
10.7.1 延时方式去毛刺 286
10.7.2 逻辑方式去毛刺 287
10.7.3 定时方式去毛刺 288
习题 289
实验与设计 290
10-1 序列检测器设计 290
10-2 ADC采样控制电路设计 290
10-3 数据采集模块设计 291
10-4 五功能智能逻辑笔设计 294
10-5 通用异步收发器UA
T设计 295
10-6 硬件消抖动电路设计 297
第11章 16位CPU创新设计 298
11.1 KX9016的结构与特色 298
11.2 KX9016基本硬件系统设计 301
11.2.1 单步节拍发生模块 301
11.2.2 ALU模块 301
11.2.3 比较器模块 302
11.2.4 基本寄存器与寄存器阵列组 303
11.2.5 移位器模块 305
11.2.6 程序与数据存储器模块 306
11.3 KX9016v1指令系统设计 306
11.3.1 指令格式 307
11.3.2 指令操作码 308
11.3.3 软件程序设计实例 309
11.3.4 KX9016v1控制器设计 310
11.3.5 指令设计实例详解 314
11.4 KX9016的时序仿真与硬件测试 315
11.4.1 仿真与指令执行波形时序分析 316
11.4.2 CPU工作情况的硬件测试 318
11.5 KX9016应用程序设计实例和系统优化 320
11.5.1 乘法算法及其硬件实现 320
11.5.2 除法算法及其硬件实现 321
11.5.3 KX9016v1的硬件系统优化 322
习题 324
实验与设计 324
11-1 16位CPU验证性设计综合实验 324
11-2 新指令设计及程序测试实验 324
11-3 16位CPU的优化设计与创新 326
11-4 CPU创新设计竞赛 327
第12章 Ve
ilog知识拾遗 328
12.1 Ve
ilog文字规则 328
12.2 数据类型 330
12.2.1 net网线类型 330
12.2.2
egiste
寄存器类型 331
12.2.3 存储器类型 331
12.3 操作符 331
12.4 常用语句补充 332
12.4.1 initial过程语句使用示例 332
12.4.2 fo
eve
循环语句 333
12.4.3 编译指示语句 333
12.4.4 任务和函数语句 335
12.5 库元件和UDP用法介绍 338
12.5.1 Ve
ilog原语库元件与用法 338
12.5.2 用户自定义原语UDP及用法示例 339
12.5.3 利用UDP元件设计多路选择器 340
12.5.4 用UDP表述D触发器 341
12.6 其他仿真语句 342
12.6.1 fo
k_ join块语句 342
12.6.2 wait语句 343
12.6.3 fo
ce语句和
elease语句 343
12.6.4 deassign语句 344
习题 344
实验与设计 344
12-1 SPWM脉宽调制控制系统设计 344
12-2 数字彩色液晶显示控制电路设计 347
12-3 串行ADC
DAC控制电路设计 347
12-4 AM幅度调制信号发生器设计 347
12-5 VGA简单图像显示控制模块设计 348
附录 EDA开发系统及相关软硬件 350
参考文献 364
