目 录__eol__ __eol__第1章 EDA技术概述 1__eol__1.1 EDA技术及其发展历程 1__eol__1.2 EDA技术的特征和优势 3__eol__1.2.1 EDA技术的基本特征 4__eol__1.2.2 EDA技术的优势 6__eol__1.3 EDA设计的目标和流程 7__eol__1.3.1 EDA技术的实现目标 8__eol__1.3.2 EDA设计流程 8__eol__1.3.3 数字集成电路的设计 9__eol__1.3.4 模拟集成电路的设计 10__eol__1.4 EDA技术与ASIC设计 11__eol__1.4.1 ASIC的特点与分类 11__eol__1.4.2 ASIC的设计方法 12__eol__1.4.3 SoC设计 15__eol__1.5 硬件描述语言 18__eol__1.5.1 VHDL 18__eol__1.5.2 Verilog HDL 19__eol__1.5.3 AHDL 19__eol__1.5.4 Verilog HDL和VHDL的比较 20__eol__1.6 EDA设计工具 20__eol__1.6.1 EDA设计工具分类 21__eol__1.6.2 EDA公司与工具介绍 22__eol__习题1 25__eol__第2章 可编程逻辑器件基础 26__eol__2.1 概述 26__eol__2.1.1 可编程逻辑器件发展历程 26__eol__2.1.2 可编程逻辑器件分类 27__eol__2.1.3 可编程逻辑器件的优势 30__eol__2.1.4 可编程逻辑器件的发展趋势 30__eol__2.2 PLD器件的基本结构 32__eol__2.2.1 基本结构 32__eol__2.2.2 电路符号 33__eol__2.2.3 PROM 34__eol__2.2.4 PLA 35__eol__2.2.5 PAL 36__eol__2.2.6 GAL 37__eol__2.3 CPLD/FPGA的结构特点 39__eol__2.3.1 Lattice公司的CPLD/FPGA 39__eol__2.3.2 Xilinx公司的CPLD/FPGA 41__eol__2.3.3 Altera和Actel公司的CPLD/FPGA 44__eol__2.3.4 CPLD和FPGA的异同 45__eol__2.4 可编程逻辑器件的基本资源 45__eol__2.4.1 功能单元 46__eol__2.4.2 输入-输出焊盘 46__eol__2.4.3 布线资源 47__eol__2.4.4 片内RAM 49__eol__2.5 可编程逻辑器件的编程工艺 50__eol__2.5.1 熔丝型开关 50__eol__2.5.2 反熔丝型开关 51__eol__2.5.3 浮栅编程器件 51__eol__2.5.4 基于SRAM的编程器件 54__eol__2.6 可编程逻辑器件的设计与开发 54__eol__2.6.1 CPLD/FPGA设计流程 54__eol__2.6.2 CPLD/FPGA开发工具 57__eol__2.6.3 CPLD/FPGA的应用选择 59__eol__2.7 可编程逻辑器件的测试技术 61__eol__2.7.1 边界扫描测试原理 62__eol__2.7.2 IEEE 1149.1标准 62__eol__2.7.3 边界扫描策略及相关工具 66__eol__习题2 66__eol__第3章 典型FPGA/CPLD的结构与配置 68__eol__3.1 Stratix高端FPGA系列 68__eol__3.1.1 Stratix器件 68__eol__3.1.2 Stratix II器件 71__eol__3.2 Cyclone低成本FPGA系列 74__eol__3.2.1 Cyclone器件 74__eol__3.2.2 Cyclone II器件 78__eol__3.3 典型CPLD器件 84__eol__3.3.1 MAX II器件 84__eol__3.3.2 MAX 7000器件 85__eol__3.4 FPGA/CPLD的配置 87__eol__3.4.1 CPLD器件的配置 88__eol__3.4.2 FPGA器件的配置 89__eol__习题3 93__eol__第4章 原理图与宏功能模块设计 94__eol__4.1 Quartus II原理图设计 94__eol__4.1.1 半加器原理图输入 94__eol__4.1.2 半加器编译 97__eol__4.1.3 半加器仿真 99__eol__4.1.4 全加器设计与仿真 101__eol__4.2 Quartus II的优化设置 102__eol__4.2.1 Settings设置 102__eol__4.2.2 分析与综合设置 104__eol__4.2.3 优化布局布线 104__eol__4.2.4 使用设计助手检查设计可靠性 110__eol__4.3 Quartus II的时序分析 112__eol__4.3.1 时序设置与分析 112__eol__4.3.2 时序逼近 115__eol__4.4 宏功能模块设计 117__eol__4.4.1 Megafunctions库 117__eol__4.4.2 Maxplus2库 126__eol__4.4.3 Primitives库 127__eol__习题4 129__eol__第5章 VHDL设计输入方式 132__eol__5.1 Quartus II的VHDL输入设计 132__eol__5.1.1 创建工程文件 133__eol__5.1.2 编译 134__eol__5.1.3 仿真 136__eol__5.2 Synplify Pro的VHDL输入设计 137__eol__5.2.1 用Synplify Pro综合的过程 139__eol__5.2.2 Synplify Pro与Quartus II的接口 142__eol__5.3 Synplify的VHDL输入设计 143__eol__习题5 146__eol__第6章 VHDL结构与要素 147__eol__6.1 实体 147__eol__6.1.1 类属参数说明 148__eol__6.1.2 端口说明 149__eol__6.1.3 实体描述举例 150__eol__6.2 结构体 151__eol__6.2.1 结构体的命名 151__eol__6.2.2 结构体信号定义语句 152__eol__6.2.3 结构体功能描述语句 152__eol__6.2.4 结构体描述方法 152__eol__6.3 VHDL库 154__eol__6.3.1 库的种类 154__eol__6.3.2 库的用法 155__eol__6.4 VHDL程序包 157__eol__6.4.1 程序包组成和格式 157__eol__6.4.2 VHDL标准程序包 158__eol__6.5 配置 159__eol__6.5.1 默认配置 159__eol__6.5.2 结构体的配置 161__eol__6.6 VHDL文字规则 163__eol__6.6.1 标志符 163__eol__6.6.2 数字 164__eol__6.6.3 字符串 164__eol__6.7 VHDL数据类型 165__eol__6.7.1 预定义数据类型 165__eol__6.7.2 自定义数据类型 167__eol__6.7.3 用户自定义的子类型 169__eol__6.7.4 数据类型的转换 169__eol__6.8 VHDL操作符 171__eol__6.8.1 逻辑操作符 171__eol__6.8.2 关系操作符 171__eol__6.8.3 算术操作符 172__eol__6.8.4 并置操作符 173__eol__6.8.5 操作符重载 173__eol__6.9 数据对象 174__eol__6.9.1 常量 174__eol__6.9.2 变量 175__eol__6.9.3 信号 176__eol__6.9.4 文件 176__eol__习题6 177__eol__第7章 VHDL基本语句与基本设计 178__eol__7.1 顺序语句 178__eol__7.1.1 赋值语句 178__eol__7.1.2 IF语句 178__eol__7.1.3 CASE语句 181__eol__7.1.4 LOOP语句 182__eol__7.1.5 NEXT语句 184__eol__7.1.6 EXIT语句 184__eol__7.1.7 WAIT语句 185__eol__7.1.8 子程序调用语句 186__eol__7.2 并行语句 188__eol__7.2.1 并行信号赋值语句 188__eol__7.2.2 进程语句 191__eol__7.2.3 并行过程调用语句 192__eol__7.2.4 元器件例化语句 193__eol__7.2.5 生成语句 195__eol__7.3 VHDL组合逻辑电路设计 198__eol__7.4