第1章 绪论__eol__1.1 集成电路的发展简史__eol__1.2 集成电路产业链(行业)概述__eol__1.2.1 电子设计自动化行业__eol__1.2.2 IP行业__eol__1.2.3 集成电路设计服务行业__eol__1.2.4 集成电路设计行业__eol__1.2.5 集成电路晶圆制造行业__eol__1.2.6 封装测试行业__eol__1.2.7 半导体设备与材料行业__eol__1.2.8 集成电路分销代理行业__eol__1.3 VLSI设计流程__eol__1.3.1 系统规范(System Specification)__eol__1.3.2 架构设计(Architecture Exploration) __eol__1.3.3 逻辑功能设计与综合(Logic Design and Syntheses) __eol__1.3.4 电路设计、综合与验证(Circuit Design，Syntheses and Verification)__eol__1.3.5 物理设计(Physical Design)__eol__1.3.6 物理验证(Physical Verification) __eol__1.3.7 制造(Manufacture) __eol__1.3.8 封装和测试(Packaging and Testing) __eol__1.4 VLSI设计模式__eol__1.4.1 全定制设计__eol__1.4.2 标准单元设计__eol__1.4.3 宏单元__eol__1.4.4 门阵列__eol__1.4.5 现场可编程门阵列 (FPGA) __eol__1.4.6 结构化ASIC(无通道门阵列) __eol__1.5 版图层和设计规则__eol__1.5.1 版图层集成电路__eol__1.5.2 设计规则__eol__1.6 目前面临的问题和发展方向__eol__1.6.1 物理综合技术__eol__1.6.2 设计重用和片上系统__eol__1.6.3 片上网络__eol__1.6.4 FPGA的动态可重构和异构计算__eol__1.6.5 演化硬件电路和系统__eol__参考文献__eol__习题__eol__第2章 可编程逻辑器件及现场可编程门阵列__eol__2.1 可编程逻辑器件的分类及现状__eol__2.2 半导体存储器及其组合逻辑实现__eol__2.2.1 存储器件__eol__2.2.2 基于存储器ROM/RAM的组合逻辑及状态机实现__eol__2.3 可编程逻辑器件__eol__2.3.1 可编程逻辑阵列__eol__2.3.2 可编程阵列逻辑__eol__2.3.3 复杂可编程逻辑器件__eol__2.4 现场可编程门阵列__eol__2.4.1 FPGA的典型结构__eol__2.4.2 基于SRAM的FPGA__eol__2.4.3 基于反熔丝多路开关(MUX)的FPGA__eol__2.4.4 Xilinx和Altera的系列FPGA__eol__2.5 基于Verilog的FPGA设计流程__eol__2.5.1 架构设计__eol__2.5.2 设计输入__eol__2.5.3 RTL设计__eol__2.5.4 FPGA综合__eol__2.5.5 布局布线__eol__2.5.6 仿真与验证__eol__2.5.7 基于ModelSim的设计与仿真流程__eol__2.5.8 基于IP的FPGA嵌入式系统设计__eol__2.6 ASIC设计与FPGA设计之间的移植__eol__2.6.1 可供选择的设计方法__eol__2.6.2 FPGA之间的转换__eol__2.6.3 FPGA到ASIC的转换__eol__2.6.4 ASIC到FPGA的转换__eol__2.7 FPGA的安全性设计__eol__2.7.1 设备对FPGA日益增加的依赖__eol__2.7.2 FPGA的安全设计及技术要点__eol__参考文献__eol__习题__eol__第3章 数字集成电路系统设计工程__eol__3.1 数字集成电路设计的基本流程__eol__3.2 需求分析和设计规格书__eol__3.3 算法和架构设计__eol__3.3.1 算法设计__eol__3.3.2 架构设计__eol__3.4 模块设计、RTL设计和可测性设计__eol__3.4.1 模块设计__eol__3.4.2 RTL设计__eol__3.4.3 可测性设计__eol__3.5 综合__eol__3.6 时序验证__eol__3.6.1 动态时序仿真和静态时序分析__eol__3.6.2 时序收敛__eol__3.7 原型验证__eol__3.8 后端设计__eol__3.9 CMOS工艺选择__eol__3.10 封装__eol__3.11 生产测试__eol__3.12 集成电路产业的变革及对设计方法的影响__eol__参考文献__eol__习题__eol__第4章 Verilog HDL基础__eol__4.1 Verilog HDL的基本结构及描述方式__eol__4.1.1 模块的结构__eol__4.1.2 Verilog中的标识符__eol__4.1.3 Verilog中的端口和内部变量的定义__eol__4.1.4 结构定义语句__eol__4.1.5 注释语句__eol__4.1.6 Verilog原语(Primitives)__eol__4.2 Verilog中的常量、变量和数据类型__eol__4.2.1 数字声明__eol__4.2.2 常量、变量和运算表达式__eol__4.3 赋值语句__eol__4.3.1 连续赋值语句__eol__4.3.2 过程赋值语句__eol__4.3.3 块语句__eol__4.4 电路功能描述方式__eol__4.4.1 数据流描述方式__eol__4.4.2 行为描述方式__eol__4.4.3 结构描述方式__eol__4.4.4 混合描述方式__eol__4.5 门电路的传输延迟__eol__4.5.1 惯性延迟__eol__4.5.2 传输延迟__eol__4.5.3 模块路径延迟__eol__4.5.4 延迟建模的表达式__eol__4.6 数字逻辑验证和仿真__eol__4.6.1 数字逻辑验证的4个阶段__eol__4.6.2 逻辑仿真__eol__4.7 测试平台testbench及仿真设计__eol__4.7.1 testbench的概念及结构__eol__4.7.2 testbench的编写__eol__参考文献__eol__习题__eol__第5章 数字逻辑电路的Verilog RTL建模和设计__eol__5.1 数字系统的数据通路和控制器__eol__5.1.1 数据通路__eol__5.1.2 控制部分__eol__5.2 Verilog的寄存器传输级(RTL)设计流程__eol__5.2.1 寄存器传输级概念和模型__eol__5.2.2 寄存器传输级的基本特点__eol__5.2.3 寄存器传输级的设计步骤__eol__5.2.4 寄存器传输级设计与行为级设计的区别__eol__5.3 基本组合电路设计__eol__5.3.1 多路选择器__eol__5.3.2 译码器__eol__5.3.3 行波进位加法器和超前进位全加器__eol__5.4 基本时序电路设计__eol__5.4.1 存储元件的基本特点__eol__5.4.2 锁存器__eol__5.4.3 D触发器__eol__5.4.4 计数器__eol__5.5 有限状态机设计__eol__5.5.1 有限状态机的基本概念__eol__5.5.2 状态机的描述和基本语法__eol__5.5.3 状态机设计流程和设计准则__eol__5.5.4 状态机的描述风格__eol__5.5.5 状态机设计的建模技巧__eol__参考文献__eol__习题__eol__第6章 数字信号处理器的算法、架构及实现__eol__6.1 数字信号处理的算法分析与实现__eol__6.1.1 算法分解的基础理论__eol__6.1.2 基本算法分析__eol__6.2 信号处理器的基本运算模型及实现__eol__6.2.1 加法器、乘法器和延迟单元__eol__6.2.2 积分器和微分器__eol__6.2.3 抽样和插值滤波器__eol__6.3 数字滤波器的工作原理及实现结构__eol__6.3.1 数字滤波器的特点__eol__6.3.2 FIR数字滤波器的工作原理__eol__6.3.3 FIR滤波器技术参数及设计步骤__eol__6.3.4 FIR滤波器的设计方案__eol__6.3.5 FIR滤波器的一般实现结构__eol__6.3.6 FIR滤波器的抽头系数编码__eol__6.4 FIR数字滤波器的Verilog描述及实现__eol__6.4.1 数字信号处理系统的设计流程__eol__6.4.2 FIR滤波器的Verilog设计举例__eol__6.4.3 数字相关器的Verilog设计举例__eol__6.5 数字信号处理器的有限字长 效应__eol__6.5.1 数字信号处理器的主要误差源__eol__6.5.2 有限字长的影响__eol__6.5.3 减缓舍入误差的措施__eol__参考文献__eol__习题__eol__第7章 可测性设计__eol__7.1 测试和可测性设计的基本概念__eol__7.1.1 故障测试基本概念和过程__eol__7.1.2 自动测试设备__eol__7.2 故障建模及ATPG原理__eol__7.2.1 故障建模的基本概念__eol__7.2.2 数字逻辑单元中的常见故障模型__eol__7.2.3 存储器的故障模型__eol__7.2.4 故障测试覆盖率和成品率__eol__7.2.5 ATPG的工作原理__eol__7.2.6 ATPG的设计流程和工具__eol__7.3 可测性设计__eol__7.3.1 电路的可测性__eol__7.3.2 常用的可测性设计方案__eol__7.3.3 可测性设计的优势和不足__eol__7.4 扫描测试__eol__7.4.1 扫描测试原理__eol__7.4.2 扫描测试的可测性设计__eol__7.5 内建自测试__eol__7.5.1 内建自测试的基本概念__eol__7.5.2 存储器的内建自测试__eol__7.6 边界扫描法__eol__7.6.1 边界扫描法的基本结构__eol__7.6.2 JTAG和IEEE 1149.1标准__eol__7.6.3 边界扫描设计流程__eol__参考文献__eol__习题__eol__第8章 物理设计__eol__8.1 数字集成电路的后端设计__eol__8.1.1 数字集成电路的前端设计和后端设计__eol__8.1.2 数字集成电路的前端设计__eol__8.1.3 数字集成电路的后端设计__eol__8.2 半导体制造工艺简介__eol__8.2.1 单晶硅和多晶硅__eol__8.2.2 氧化工艺__eol__8.2.3 掺杂工艺__eol__8.2.4 掩模的制版工艺__eol__8.2.5 光刻工艺__eol__8.2.6 金属化工艺__eol__8.3 版图设计规则__eol__8.3.1 版图设计规则__eol__8.3.2 版图设计规则的几何约束__eol__8.4 版图设计__eol__8.4.1 布局规划__eol__8.4.2 布线__eol__8.4.3 寄生参数提取__eol__8.5 版图后验证__eol__8.5.1 设计规则检查(DRC) __eol__8.5.2 版图与原理图的一致性检查__eol__8.5.3 版图后时序分析(后仿真) __eol__8.5.4 ECO技术__eol__8.5.5 噪声、VDD压降和电迁移分析__eol__8.5.6 功耗分析__eol__8.6 数据交换及检查__eol__8.6.1 数据交换__eol__8.6.2 检查内容及方法__eol__8.7 封装__eol__8.7.1 封装的基本功能__eol__8.7.2 常见的封装类型__eol__8.7.3 系统级封装技术__eol__参考文献__eol__习题__eol__第9章 仿真验证和时序分析__eol__9.1 仿真类型__eol__9.2 综合后的时序仿真与验证__eol__9.2.1 动态时序分析__eol__9.2.2 静态时序分析__eol__9.2.3 影响时序的因素__eol__9.3 时序规范和用于时序验证的Verilog系统任务__eol__9.3.1 时序规范__eol__9.3.2 时序检查验证__eol__9.4 延迟反标注__eol__9.4.1 Verilog中的sdf__eol__9.4.2 在ASIC设计流程中使用sdf__eol__9.5 ASIC中时序违约的消除__eol__9.5.1 消除时序违约的可选方案__eol__9.5.2 利用缓冲器插入技术减少信号延迟__eol__参考文献__eol__习题__eol__第10章 低功耗设计__eol__10.1 低功耗设计的意义__eol__10.1.1 功耗问题的严重性__eol__10.1.2 低功耗设计的意义__eol__10.2 低功耗设计技术的发展趋势__eol__10.2.1 降低动态功耗技术趋势__eol__10.2.2 降低静态功耗技术趋势__eol__10.2.3 低功耗体系结构设计的趋势__eol__10.3 在各设计抽象层次降低功耗__eol__10.3.1 降低动态功耗技术__eol__10.3.2 降低静态功耗技术__eol__10.4 系统级低功耗技术__eol__10.4.1 硬件／软件划分__eol__10.4.2 低功耗软件和处理器__eol__10.5 寄存器传输级的低功耗设计__eol__10.5.1 并行处理和流水线__eol__10.5.2 几种常见的RTL设计描述方法__eol__10.6 未来超低功耗设计的展望__eol__10.6.1 亚阈区电路__eol__10.6.2 容错设计__eol__10.6.3 全局异步和局部同步设计__eol__10.6.4 栅感应泄漏抑制方法__eol__参考文献__eol__习题