目 录前言第1 章 EDA 技术概述 11.1 EDA 技术简介 11.2 EDA 技术的发展和优势 21.2.1 EDA 技术的发展 21.2.2 EDA 技术的优势 31.3 硬件描述语言(HDL) 41.3.1 原理图设计方法 41.3.2 HDL 的设计方法 41.3.3 HDL 设计方法与传统原理图设计方法的比较 51.4 综合 61.5 基于HDL 的设计方法 71.6 EDA 工程的设计流程 81.7 EDA 集成开发工具简介 101.8 IP 核 121.9 小结 131.10 习题 13第2 章 可编程逻辑器件基础 142.1 可编程逻辑器件概述 142.1.1 可编程逻辑器件的发展过程 142.1.2 可编程逻辑器件的分类 152.2 PROM､PLA､PAL 和GAL 的基本结构 162.2.1 逻辑电路符号的表示方法 162.2.2 PLD 器件的基本结构 172.2.3 PROM 的基本结构 172.2.4 PLA 的基本结构 182.2.5 PAL 和GAL 的基本结构 182.2.6 PROM､PLA､PAL 和GAL 电路的结构特点 212.3 CPLD 的基本结构和工作原理 212.3.1 CPLD 的基本结构 212.3.2 Intel 公司的CPLD 232.4 FPGA 的结构和工作原理 262.4.1 FPGA 的基本结构 272.4.2 Intel 公司的FPGA 302.5 CPLD/FPGA 的应用选型 332.6 Intel 器件的识读与选型指南 34 2.7 小结 372.8 习题 38第3 章 Quartus Prime 开发软件应用 393.1 Quartus Prime 软件设计流程 393.2 Quartus Prime 软件安装 393.3 创建工程文件 453.3.1 建立工程 453.3.2 建立设计文件 503.3.3 原理图输入方法 523.3.4 文本输入设计方法 533.3.5 编译 553.4 约束输入 553.4.1 器件选择 553.4.2 引脚分配及验证 573.4.3 使用“Assignment Editor”和“Settings”对话框 583.5 综合和仿真 593.5.1 使用Quartus Prime 的集成综合 593.5.2 使用ModelSim 仿真器进行仿真设计 603.6 下载配置 633.6.1 JTAG 模式 633.6.2 AS 模式 633.7 实例：3 线-8 线译码器设计与仿真 643.7.1 实例简介 643.7.2 实例目的 643.7.3 实例内容 643.8 小结 683.9 习题 69第4 章 Verilog HDL 的基本语法 704.1 Verilog HDL 简介 704.1.1 Verilog HDL 的发展过程 704.1.2 Verilog HDL 与C 语言的比较 714.2 Verilog HDL 设计举例 734.3 Verilog HDL 模块的结构 754.4 Verilog HDL 的要素与表达式 794.4.1 注释 804.4.2 常量 804.4.3 变量 814.4.4 操作符 834.4.5 字符串､关键字､标识符 904.5 赋值语句 904.5.1 连续赋值 914.5.2 过程赋值 924.5.3 连续赋值和过程赋值的不同 954.6 块语句 964.6.1 顺序语句块(begin-end) 964.6.2 并行语句块(fork-join) 974.6.3 起始时间和结束时间 984.7 条件语句 994.7.1 if-else 语句 994.7.2 case 语句 1014.7.3 比较if-else 嵌套与case 语句 1044.8 循环语句 1044.8.1 for 语句 1044.8.2 forever 语句 1054.8.3 repeat 语句 1054.8.4 while 语句 1054.9 过程语句 1064.9.1 initial 语句 1064.9.2 always 语句 1084.10 任务与函数 1094.10.1 任务 1104.10.2 函数 1134.11 预编译指令 1144.11.1 宏定义语句('define､'undef) 1144.11.2 文件包含语句('include) 1154.11.3 时间尺度('timescale) 1174.11.4 条件编译指令('ifdef､'else､'endif) 1174.12 小结 1184.13 习题 118第5 章 Verilog HDL 设计的层次与常用模块设计 1205.1 Verilog HDL 设计的层次 1205.2 行为描述 1205.3 数据流描述 1215.4 结构描述 1215.4.1 Verilog HDL 内置门元件 1215.4.2 门元件的调用 1225.5 基本组合逻辑电路设计 1235.5.1 与非门电路 1245.5.2 或非门电路 1255.5.3 异或门电路 1265.5.4 三态门电路 1275.5.5 编码器 1275.5.6 译码器 1295.5.7 BCD-七段显示译码器 1305.5.8 2 选1 数据选择器 1325.5.9 4 选1 数据选择器 1335.5.10 数值比较器 1345.5.11 总线缓冲器 1355.6 基本时序电路设计 1365.6.1 触发器 1365.6.2 寄存器 1375.6.3 计数器 1385.6.4 串-并转换器 1395.7 加法器设计 1405.7.1 并行加法器 1415.7.2 流水线加法器 1415.8 乘法器设计 1435.8.1 并行乘法器 1435.8.2 查找表乘法器 1445.9 乘累加器设计 1455.10 小结 1475.11 习题 147第6 章 宏功能模块设计 1486.1 算术运算模块库 1486.1.1 算术运算模块库模块列表 1486.1.2 乘法器模块设计举例 1496.1.3 计数器模块设计举例 1536.2 逻辑门库 1566.2.1 逻辑门库宏模块列表 1566.2.2 3 线-8 线译码器模块设计举例 1566.3 I/O 模块库 1586.4 存储器模块库 1596.5 小结 1606.6 习题 160第7 章 可综合设计与优化 1617.1 可综合设计 1617.1.1 综合的概念及其过程 1617.1.2 可综合模型的设计 1627.1.3 综合结果的验证 1637.2 Verilog HDL 设计优化 1657.2.1 公因子和公因子表达式 1657.2.2 算术表达式优化 1657.2.3 运算符优化 1667.2.4 循环语句的优化 1667.3 面积与速度的折中 1677.3.1 速度换面积 1677.3.2 面积换速度 1687.4 有限状态机设计 1687.4.1 有限状态机的设计步骤 1697.4.2 有限状态机编码方式 1707.4.3 用Verilog HDL 设计可综合的状态机的指导原则 1707.4.4 状态机的三种设计风格 1707.5 小结 1787.6 习题 178第8 章 ModelSim 软件的使用 1798.1 系统任务与函数 1798.2 用户自定义原语 1838.3 应用Testbench 仿真验证 1848.3.1 基本结构 1848.3.2 验证过程 1858.3.3 验证的全面性与代码覆盖率分析 1888.4 应用ModelSim 软件仿真 1948.4.1 软件简介 1948.4.2 使用ModelSim 进行设计仿真 1948.4.3 在Quartus Prime 中直接调用ModelSim 1988.5 实例：4 位全加器设计及ModelSim 仿真 2008.5.1 实例简介 2008.5.2 实例目的 2018.5.3 实例内容 2018.6 小结 2078.7 习题 207第9 章 数字设计实例 2089.1 卷积编码Verilog HDL 设计 2089.1.1 卷积码的编码工作原理 2089.1.2 卷积码的Verilog HDL 实现 2099.1.3 卷积码的ModelSim 仿真 2109.2 通用异步收发器的Verilog HDL 设计与验证 2119.2.1 通用异步收发器的规范 2119.2.2 电路结构设计 2129.2.3 UART 控制电路模块的代码设计与分析 2149.2.4 发送电路的代码设计与仿真分析 2189.2.5 接收电路的代码设计与仿真 2229.2.6 UART 系统仿真 2279.2.7 UART 自动测试Testbench 2309.3 小结 2339.4 习题 234第10 章 C/C++语言开发可编程逻辑器件 23510.1 基于C/C++的硬件设计方法 23510.2 硬件设计的C++数据类型 23510.2.1 ac_int 型 23610.2.2 ac_fixed 型 23610.3 C/C++ FIR 滤波器设计 23710.3.1 直接型FIR 滤波器 23710.3.2 奇对称FIR 滤波器 23810.3.3 转置型FIR 滤波器 23910.4 C++滤波器的可编程逻辑实现及验证 23910.4.1 C++ FIR 滤波器的实现 23910.4.2 FIR 滤波器的验证 24710.5 小结 24910.6 习题 250附录 Quartus Ⅱ支持的Verilog 结构 251参考文献 254